ПЛИС и всё что с ними связано

[ZEK]

На 3 странице есть таблица. Ну можеш воткнуть последовательно резюков по 47ом.

3.3-V device can drive a 5.0-V device, and in return, can be driven by a
5.0-V device. Additionally, when the
VCCIO
pins on a 5.0-V device are
connected to 3.3 V, the I/O pins can still be driven by 5.0-V signals
because the I/O buffers are still 5.0-V tolerant.

Я через IDC40 на DE1 Z80 и AY8910 подключал. Правда шину данных пришлось подтягивать к +5

[Advertiser]

[AlexBel]

На 3 странице есть таблица. Ну можеш воткнуть последовательно резюков по 47ом.

Я через IDC40 на DE1 Z80 и AY8910 подключал. Правда шину данных пришлось подтягивать к +5

Тьфу, точно. Смотрел на эту таблицу и так тормознул. Бывает же такое. Спасибо!
И в вантузе в свойствах пина есть TTL...

Ну, я в любом случае уже приготовил резисторные сборки по 56Ом
Я к DE1 подключал "Сегу" через резисторы 330Ом, но чисто в плане эксперимента, не стал рисковать девайсом. Не сегой, конечно

[Tim0xA]

Я к DE1 подключал "Сегу" через резисторы 330Ом, но чисто в плане эксперимента

А что за эксперимент, если не секрет? Картридж хотел заэмулировать?

[AlexBel]

А что за эксперимент, если не секрет? Картридж хотел заэмулировать?

Да. Выбрал игру, по объему подходящую и залил в срам. Для сеги использовал неисправный картридж, высверлив ПЗУ. Примитивно напаял резисторы и IDE-шлейф. Игруха запустилась, на этом эксперимент был окончен

[molodcov_alex]

А как в Verilog можно сигнал подзадержать никто не подскажет?

[AlexBel]

А как в Verilog можно сигнал подзадержать никто не подскажет?

Сдвиговым регистром.

[Black_Cat]

как в Verilog можно сигнал подзадержать

для небольших задержек - простым последовательным включением некоторого количества повторителей

[molodcov_alex]

для небольших задержек - простым последовательным включением некоторого количества повторителей

По какой-то причине не катит (квартус чтоль больно умный)

[Black_Cat]

типо не задерживает? там суть в том что такая задержка пригодна только для очень коротких интервалов, а количество повторителей может быть больше десятка, так что если ты пожадничал с количеством, то никакого эффекта задержки и не заметишь..

[Ewgeny7]

так что если ты пожадничал с количеством,

Не забывайте про оптимизацию, она всё "лишнее" из проекта выкидывает. В VHDL есть функция принудительной задержки "wait for xx ns;", про верилог не знаю...